静态时序分析工程师

30万-60万/年
上海
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5年以上
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本科
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全职

职位诱惑: 年终奖金,五险一金,老板nice,股票期权,技术领先,成长空间大,节日礼物,技能培训

发布时间: 2018-07-23发布

职位描述

岗位职责：
1. 开发精确的时序约束用于逻辑综合和时序签核；
2. 从事时序签核标准制定和时序相关的检查；
3. 与物理设计和前端设计团队协作，完成时序收敛。

任职资格：
1. 6年以上静态时序分析实践经验，学士以上学历、硕士尤佳；
2. 精通数字逻辑设计、综合、静态时序分析和时序签核工具；
3. 熟练掌握Shell/TCL/Perl/Python或其它类似的脚本语言编程和建设自动化设计流程；
4. 具有成功量产芯片的设计经验；
5. 了解DFT或者物理设计尤佳；
6. 具有28nm或者40nm设计经验者优先；
7. 良好的英语听写多说能力；
8. 具有自我驱动和团队合作精神，较强的口头和书面交流能力。