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发布时间: 2019-01-29发布

职位描述

  1. 熟悉verilog或VHDL、完成过较大的verilog/VHDL design;
  2. 对搭建复杂的testbench有一定了解;
  3. 对ASIC flow和FPGA verification/flow 有一定的了解或经验;
  4. 对计算机体系结构有一定的了解;
  5. 对数字信号处理有一定的了解;
  6. 对处理器设计有一定了解的加分。

职位发布者

Dr. Zhao

SVP

7天

简历处理用时

100%

简历及时处理率

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