- 35万-65万/年
- 深圳
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发布时间: 2019-06-24发布
职位描述
主要职责：
- 为公司基于 RISC-V CPU 内核的机器学习 ASIC 芯片设计 RTL；
- 优化芯片的时钟及功耗； - 为模拟仿真过程中的芯片功能性调试提供支持；
- 为 RTL 设计编写计时和功耗限制
岗位要求：
- 电子、计算机、物理、数学等相关理工科专业，硕士或博士学历；
- 具备使用 System Verilog/Verilog 进行 RTL 设计的经验；
- 良好的 Python/Perl/Tcl 脚本编写能力；
- 英文具有良好的阅读文档的能力；
- 优秀的学习能力、责任心和团队协作能力；
- 具备功耗优化相关知识将优先考虑；
- 对 RISC-V 指令集、CPU 体系架构、存储器分级体系有所了解将优先考虑；
- 有跨地域、跨语言协作经验的优先考虑
职位发布者
jie.zhou
7天
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沪公网安备31011502017136号