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发布时间: 2019-06-24发布
职位描述
职位描述:
使用 System Verilog 和 UVM 对数字电路进行块级和顶级验证
验证计划
验证规范
验证环境（创建/改编/维护）
测试用例创建
使用专用测试向量进行定向测试
约束随机测试
创建覆盖矩阵
编写验证报告
任职要求:
经过验证的 ASIC / FPGA 验证能力和测试平台开发经验
了解 System Verilog（SV）和面向对象的编程概念
使用模拟验证工具的经验（Synopsys / Mentor / Cadence）
使用 UVM / OVM 方法开发块级和子系统级测试台的经验
具有版本控制系统的经验
能够用英语表达想法和有效沟通
符合以下条件者优先：
系统级验证经验
正式验证经验
编程技巧（Matlab，SystemC，Tcl，Python，C / C ++ ......）
信号处理和高性能计算领域的能力
有关处理器架构的知识
职位发布者
jie.zhou
7天
简历处理用时
100%
简历及时处理率
沪公网安备31011502017136号