- 20万-40万/年
- 北京
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- 1-3年
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- 硕士
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- 全职
职位诱惑: 技术领先,技能培训,成长空间大,年终奖金,五险一金,老板nice
发布时间: 2021-06-02发布
职位描述
职责描述：
1.负责设计符合SPEC要求的ASIC，通常情况下，该ASIC是处理器内核中或者SoC中的Module；
2.负责基于已有IP进行定制化WRAP设计，或者对已有自研IP进行功能修改；
3.配合验证人员的工作；
任职要求：
1.计算机、微电子、电子工程等相关专业，硕士及以上学历；
2.掌握Verilog/SystemVerilog硬件描述语言；
3.熟悉综合、时序分析等基本知识；
4.熟悉计算机体系结构者优先；
5.有CPU/GPU/DSP/MCU或类似处理器的设计开发经验，有流片经验尤佳；
6.有较强的自学能力，较强的动手能力，良好的团队协作精神。
职位发布者
吴女士
HR
5天
简历处理用时
100%
简历及时处理率
沪公网安备31011502017136号