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成都海光集成电路设计有限公司

Clock network design engineer

  • 30万-40万/年
  • 北京
  • |
  • 5年以上
  • |
  • 本科
  • |
  • 全职

职位诱惑: 五险一金,福利好,老板nice

发布时间: 2022-01-21发布

职位描述

岗位职责:
1. 与架构/设计团队一起制定顶层时钟网络结构;
2. 使用EDA工具以及脚本实现顶层时钟网络的物理设计;
3. 进行电路仿真与验证,确保所设计的时钟结构在skew,延时,功耗,和可靠性方面达到设计指标;
4. 与不同设计团队协同工作解决时钟相关的问题;

任职资格:
1. 电子类相关专业的学士或硕士;
2. 熟悉布局布线流程;
3. 有后端设计各类EDA工具使用经验,如ICC2,Innovus,Calibre,PrimeTime等;
4. 有定制化时钟树设计经验是加分项,如H-Tree或Mesh;
5. 良好的脚本能力是加分项;

职位发布者

孙晓琛

HR

7天

简历处理用时

99%

简历及时处理率