- 40万-80万/年
- 上海
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- 3年以上
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- 硕士
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- 全职
职位诱惑: 年终奖金,五险一金,老板nice,成长空间大,通讯津贴
发布时间: 2022-06-16发布
职位描述
• Develop custom cell for embedded FPGA layout
• Develop logic synthesis scripts to optimize embedded FPGA RTL netlists
• 为嵌入式 FPGA 布局开发定制单元
• 开发逻辑综合脚本以优化嵌入式 FPGA RTL 网表
• Master degree in Micro-electronics
• Familiar with Cadence Virtuoso or equivalent tools
• Familiar with Synopsys Design Compiler or equivalent tools
• Experience in developing standard cells in advanced technology nodes
• Have tape-out experience is a plus
• 微电子学硕士
• 熟悉Cadence Virtuoso 或同等工具
• 熟悉 Synopsys Design Compiler 或同等工具
• 在先进技术节点开发标准单元的经验
• 有流片经验者优先
职位发布者
姜女士
其他
7天
简历处理用时
100%
沪公网安备31011502017136号